מייק סנטריני, זיילינקס
במהלך חודש מארס חשפה זיילינקס את ההתקנים הראשונים במשפחה חדשה הבנויה סביב פלטפורמת העיבוד המתרחבת שלה – ה- (Extensible Processing Platform) – ארכיטקטורה מהפכנית המחברת מעבד ARM Cortex™-A9 MPCore כפול ביחד עם לוגיקה מתכנתת דלת הספק ועם IP היקפי מוקשח על התקן אחד ויחיד. בהכרזה חשפה זיילינקס באופן רשמי את ארבעת ההתקנים הראשונים במשפחה שקיבלה את השם Zynq™-7000 EPP.
כל התקני Zync-7000 הינם מבוססי טכנולוגיית תהליך של 28 ננומטר ובנויים עם מערכת עיבוד Cortex-A9 MPCore כפולת ליבה של ARM המצוידת במנוע מדיה NEON וביחידת נקודה-צפה בעלת דיוק כפול. כמו כן, מכילה המערכת מטמוני L1 ו-L2, בקר מרובה זכרונות ושפע של התקנים היקפיים שכיחים ומקובלים. בעוד שבעבר נהגו יצרניות ה-FPGA להוציא לשוק התקנים הן עם מעבדים מחווטים מראש (Hardened) והן עם מעבדים “רכים” (Soft), משפחת ה-Zync-7000 EPP ייחודית בכך שלב המערכת הינו מעבדי ה-ARM ולא הלוגיקה המתכנתת. כלומר, זיילינקס תכננה את מערכת העיבוד (ARM) לאתחול בזמן ההדלקה לפני לוגיקת ה- FPGA ומשם להרצה של מגוון מערכות הפעלה ללא כל תלות במארג הלוגיקה המתכנתת.
עם גישה כזו, מודל תכנות התוכנה הינו זהה לכל SOCs (מערכות על-גבי שבב) עתירות תכונות המבוססות על מעבדי ARM. ביישומים קודמים, בכדי להפעיל את המעבד (בין אם היה מוקשח או רך) נדרשו המתכננים לאתחל את רכיב ה- FPGA בתחילה ורק לאחר מכן התאפשרה פעולת המעבד. ע”כ בעבר כדי להתחיל ולעבוד עם המעבד היה נדרש ידע נרחב בתכנות FPGAs. כיום משנה ה-Zync-7000 EPP את כללי המשחק.
משפחת המוצרים החדשה מבטלת את העיכובים והסיכונים הכרוכים בתכנון של שבב מהתחלה ועד הסוף, דבר המאפשר לצוותי תכנון מערכות ליצור במהירות SOCs חדשנים המנצלים את החומרה המתקדמת ואת הרב-גוניות של תכנות התוכנה באופן שפשוט לא התאפשר עם התקנים מוליכים למחצה אחרים. על כן צפויה משפחת ה- EPP Zync-7000 לאפשר למספר עצום של גורמי פיתוח טכנולוגי– בין אם מדובר באנשי מקצוע מתחום החומרה או התוכנה או במתכנני המערכות – לחקור את שפע האפשרויות הטמון בשילוב של עיבוד בשילוב עם לוגיקת תכנות במטרה ליצור יישומים שעד היום לא יכולנו אפילו להעלות על דעתנו.
יישום של ASICs בטכנולוגיות התהליך החדשות הקיימות היום בשוק נוטה להיות עתיר סיכונים ויקר מדי עבור מספר הולך וגדל של יישומים. כתוצאה מכך, יותר ויותר חברות פונות דווקא ל- FPGAs למימוש מוצריהן. רבים מאלו שמנסים להיצמד לשיטות ה-ASIC הוותיקות שלהם ולהפיק מהן את המירב, מיישמים את התכנונים שלהם בגיאומטריות תהליך ישנות במה שהאנליסטים מכנים “SOC ASICs מוכווני ערך”. כל ASIC עדיין מצריך מחזורי תכנון ממושכים ועלול אף להצריך כמה וכמה תכנונים חוזרים – מה שעלול להיות יקר מאוד ואף לעכב את יציאתם המהירה של מוצרים אל השוק.
תרשים 1): בניגוד לרכיבי העבר בהם שולב מעבד בתוך FPGA, ברכיב ה- ZYNQ ה- ARM ולא הלוגיקה הוא הציר המרכזי.
החלטות ארכיטקטוניות חכמות
מעבר לבחירה במערכת מעבד ה-ARM הפופולרית והשכיחה, החלטה ארכיטקטונית מרכזית נוספת שהתקבלה בזיילינקס הייתה לבצע שימוש נרחב בקישורים הפנימיים רחבי הפס של ה- AMBA® ADVANCED EXTENSIBLE INTERFACE בין מערכת העיבוד (ARM) לבין הלוגיקה המתכנתת (FPGA). שיטה זו מאפשרת העברת גיגה-ביטים רבים של נתונים בין תת-מערכת העיבוד כפולת הליבה ARM CORTEX-A9 MPCORE לבין הלוגיקה המתכנתת בהספק נמוך ביותר, מה שמבטל את צווארי הבקבוק שבהם אנו נתקלים פעמים רבות בביצועי הבקרה, הנתונים, ה- I/O והזיכרון.
במונחי זיכרון, התקני ה-Zynq-7000 מציעים עד 512 kbytes של מטמון L2 המשותפים עבור שני המעבדים. להתקני Zynq-7000 EPP יש kbytes של זיכרון מיידי (scratchpad), שמהווים זיכרון משותף המשרת גם את המעבד וגם את ה-FPGA.
בקר DDR מרובה סטנדרטים תומך בשלושה סוגים של זיכרון בקצב נתונים כפול: במקום שבו רוב ה- ASSPs(מוצרים סטנדרטיים ליישום) מיועדים למגזר שוק ספציפי, זיילינקס פונה ל-LPDDR2, DDR2 ול-DDR3, כך שהמשתמש יכול להחליט אם הוא מעדיף לתת קדימות להספק או לביצועים. מדובר בבקר DDR מרובה סטנדרטים וזיילינקס היא אחת החברות הראשונות שמציעות בקר כזה.
מתודולוגית פיתוח ממוקדת מעבד
ה-ZYNQ-7000 מסתמך על מתודולוגיה מוכרת שבה מהנדסי חומרה ומהנדסי תוכנה משובצת מבצעים את משימות הפיתוח, ניפוי השגיאות והיישום שלהם בנפרד, בדומה לאופן שבו הם עושים זאת עכשיו, תוך שימוש במתודולוגיות תכנון משובץ מוכרות שכבר הוכנסו לשימוש עם חבילת כלי התכנון XLINIX® ISE ועם כלים מתוצרת חברות צד שלישי.
זיילינקס מספקת את הערכה לפיתוח תוכנה SDK – חבילת כלים מבוססת ECLIPSE – עבור פרויקטים של יישומי תוכנה משובצת. המתכננים יכולים להשתמש גם בסביבות פיתוח אחרות מצד שלישי כדוגמת ה-ARM DEVELOPMENT STUDIO 5 (DS-5™), ARM REALVIEW DEVELOPMENT SUITE , או כל כלי פיתוח אחר במערכת האקולוגית של ARM.
מפתחי יישומי לינוקס יכולים לנצל באופן מלא את שתי ליבות ה-CORTEX-A9 CPU בהתקני ZYNQ-7000 בתצורה של ריבוי מעבדים סימטרי כדי להפיק את רמת הביצועים הגבוהה ביותר. לחלופין ניתן להגדיר את ליבות ה-CPU בתצורת עבודה של מעבד אחד או של ריבוי מעבדים א-סימטרי להרצת לינוקס, מערכת הפעלה בזמן אמת (RTOS) כדוגמת VXWORKS, או שתיהן. כדי לאפשר תנופה בתחילת פיתוח התוכנה, מספקת זיילינקס ללקוחותיה דרייברי לינוקס במקור פתוח כמו גם דרייברי BARE-METAL עבור כל ההתקנים ההיקפיים של העיבוד (USB, איתרנט, SDIO, UART, CAN, SPI, I2C ו-GPIO). לוח OS/RTOS עם תמיכה מלאה תומך בחבילות עם תווכה (MIDDLEWARE) ובנוסף יהיו גם תוכנות יישום זמינות הן מזיילינקס והן מהמערכת האקולוגית של שותפות ARM.
בינתיים, זרימת התכנון של החומרה דומה לזו של זרימת תכנון המעבד המשובץ בחבילת ה-ISE DESIGN SUITE, בתוספת כמה שלבים חדשים שנוספו עבור פלטפורמת העיבוד ה”מתרחבת”. תת-מערכת העיבוד היא מערכת כפולת מעבד מלאה עם מערך נרחב של התקנים היקפיים מוכרים ושכיחים. מתכנני חומרה יכולים להרחיב את עצמת העיבוד על-ידי חיבור התקנים היקפיים נוספים של IP “רך” (SOFT) בלוגיקה המתכנתת אל תת-מערכת העיבוד. כלי פיתוח החומרה XILINX PLATFORM STUDIO הופך רבים משלבי פיתוח החומרה המקובלים לאוטומטיים ויכול גם לעזור למתכננים במיטוב מערך הפינים של ההתקן.
תרשם 2: ה- ZYNQ מתבסס על מתודולוגית תכנון מוכרת למהנדסי תוכנה חומרה ואנשי מערכת.
להתנסות ראשון בפלטפורמה
לקוחות יכולים להתחיל לבחון את משפחת ה-ZYNQ-7000 EPP כבר היום תוך הצטרפות לתוכנית ה-EARLY ACCESS. התקני סיליקון ראשונים צפויים להתחיל לצאת לשוק במחצית השנייה של 2011, עם דוגמאות תכנון כלליות שיהיו מוכנות במחצית הראשונה של 2012. המתכננים יכולים להתחיל להשתמש בכלים ובערכות הפיתוח התומכות ב-ARM כבר היום בכדי ללמוד ולהכיר את ארכיטקטורת ה-CORTEX-A9 MPCORE ולהתחיל בהעברת קוד.
מחירי המשפחה משתנים ותלויים בכמויות ובהתקנים הנבחרים ע”י הלקוח. על סמך תמחור היקפי ייצור עתידיים נקבע מחיר הכניסה של משפחת ה-ZYNQ-7000 EPP לפחות מ-15 דולר בהיקפים גבוהים.
למידע נוסף פנו לנציגי זיילינקס או בקרו באתר:WWW.XILINX.COM/ZYNQ
