החבילה החדשה מספקת תמיכה עבור המשפחות מסדרה 7 בטכנולוגיית 28 ננונמטר ושיפור ביצועים של עד 25% בתכנונים המיועדים להתקני Virtex-7 2000T
Xilinx (זיילינקס), ספקית עולמית מובילה של פתרונות מתכנתים לרכיבים דיגיטליים (FPGA), הוציאה את חבילת ה- Design Suite 13.2המספקת תמיכה עבור המשפחות מסדרה 7 בטכנולוגיית 28 ננונמטר, לרבות התקן ה-Virtex®-7 VX485T שהושק באחרונה בשוק. בנוסף, מספקת הגרסה החדשה של סוויטת התכנון ISE שיפור ביצועים של עד 25% בתכנונים המיועדים להתקני Virtex-7 2000T, ה-FPGAs בעלי הצפיפות הגדולה בתעשייה הבנויים בעזרת טכנולוגיית Silicon Interconnect.
תוכנת ה-ISE החדשה כוללת גם שיפורים ל- PlanAhead™, כלי הניתוח והתכנון, עם תמיכה ברה-קונפיגורציה חלקית של FPGAs Virtex-7 ו-Kintex™-7 וסביבת ניהול פרויקטים משולבת, מסוג front-to-back, לשיפור הפרודוקטיביות בתכנונים המיועדים ל-Spartan®-6 FPGAs, Virtex-6 FPGAs, כמו גם למקבילות שלהם בתחום הביטחון והצבא, וכן כל שלוש המשפחות בסדרה 7, לרבות תמיכה חלקית עבור משפחת ה-Artix™-7 המוצעת בעלות נמוכה.
סוויטת התכנון עטורת הפרסים ISE מספקת למתכננים את הכלים הנחוצים להם כדי לעבוד על תכנון בצוותים גלובליים וליהנות ממשוב מהיר על שיקולי תכנון מרכזיים, נהלי עבודה מוכחים למיטוב הספק נמוך תוך שימוש בכלי ה-XPower Estimator והפחתת הספק דינמית בעזרת חסימת שעון חכמה – ואל כל אלה ניתן לגשת דרך הכלי PlanAhead.
הכלי PlanAhead התגבש לכדי סביבת פיתוח מקיפה המאיצה את זמן התחלת הייצור עם סביבת front-to-back משולבת הכוללת ניתוח תכנון בכל שלב ושלב במחזור התכנון – פיתוח RTL, אינטגרציית IP, אימות, סינתזה, השמה וניתוב. התוצאה הסופית היא התמזגות מהירה סביב צריכת ההספק, ניצול משאבים וביצועים, וכל זאת עם פחות אינטראקציות תכנון גוזלות זמן.
“יתרון מרכזי של ה-PlanAhead בהיבט הפרודוקטיביות, טמון באינטגרציה ההדוקה של תכונות כמו יצירת התכנון, הניתוח, התוכנית והיישום. בעבודה עם זרימות FPGA מסורתיות, המשוב על פרמטרי תכנון קריטיים היה זמין רק בסוף זרימת התכנון”, מסביר טום פייסט, מנהל בכיר בחטיבת שיווק כלים ותוכנות בזייילינקס. “זמן ההרצה של סינתזה והשמה וניתוב, ממשיך אמנם להיות ההתמקדות המרכזית של זיילינקס, אבל הפחתת מספר האינטראקציות של התכנון חשובה לא פחות להאצת הפיתוח. ניתוח תכנון מיידי וזרימות שימור תכנון המבטיחות תזמון מהרצה להרצה, הן תכונות קריטיות עבור הלקוחות המעונינים בהתקנים החדשים שלנו מסדרה 7”.
השיפורים בכלי ה-PlanAhead כוללים דוחות חדשים על אינטראקציות של תחום שעון, לוקליזציה של שפת tooltip, ותמיכת SSO (יציאת מיתוג סימולטני) עבור מארזי FFG (flip chip BGA) של סדרה 7. עדכונים לכלי ה-XPower Estimator (XPE) מאפשרים למתכננים לבצע תחזיות צריכת הספק עם רמה גבוהה של דיוק ומדגימים כיצד הבחירה של זיילינקס בתהליך HKMG (high-k metal gate) דל ההספק ועתיר הביצועים של TSMC ובארכיטקטורת FPGA אחידה בכל המשפחות, עוזרת להבטיח את ההספק הנמוך ביותר מכל FPGA אחר מאותו סוג ברוב התכנונים הטיפוסיים.
במסגרת התמיכה של יוזמת ה-Plug-and-Play IP של זיילינקס, גרסה 13.2 של סוויטת התכנון ISE מאפשרת תמיכה של חיבורים פנימיים מסוג AXI (Advanced eXtensible Interface) במערכת CORE Generator™ במטרה לבנות ארכיטקטורות נל”ן בעלות רמות ביצועים גבוהות יותר. צוותי תכנון הבונים IP תואם AXI משלהם יכולים כעת להריץ סימולציות של פרוטוקול ה-AXI interconnect תוך שימוש ב-IP אימות אופציונלי של AXI BFM כדי לוודא בקלות שכל הטרנזאקציות של הממשק עובדות היטב. ה-AXI BFM זמין כעת עבור ISim, כמו גם עבור סימולטורים של קיידנס, מנטור וסינופסיס.
תמיכה ברה-קונפיגורציה חלקית עבור משפחות Kintex-7 ו-Virtex-7 זמינה כעת גם ב-PlanAhead. רה-קונפיגורציה חלקית משנה באופן דינמי אבני לוגיקה בשעה שכל שאר הלוגיקה ממשיכה לפעול ללא כל הפרעה. פירוש הדבר שמתכננים יכולים להשתמש בהתקני Virtex-7 או Kintex-7 כדי לבנות מערכות גמישות המסוגלות להחליף פונקציות ולבצע עדכונים מרחוק תוך כדי עבודה. רה-קונפיגורציה חלקית גם מאפשרת למתכננים לצמצם את העלויות ואת גודל התכנון על-ידי ניצול היתרון של ריבוב-זמן שבסופו של דבר מוביל לצמצום שטח הלוח והקטנת אחסון זרם הביטים בגלל האפשרות להשתמש בהתקנים קטנים יותר או בפחות התקנים. האפשרות של פחות התקנים או של התקנים קטנים יותר יכולה להוביל גם לצמצום הספק המערכת, ובמקביל להחלפת משימות זוללות הספק, מה שעוזר לצמצם את צריכת הההספק הדינמית של ה-FPGA. כאשר תוצג התמיכה במשפחת Artix-7 עם יציאתה לשוק של סוויטת התכנון ISE בהמשך השנה תהיה זו הפעם הראשונה שזיילינקס מציעה רה-קונפיגורציה חלקית עבור כל מגוון משפחות ה-FPGA בדור אחד יחיד.
