Ian Beavers, Analog
מערכות תקשורת, מכשור ואיסוף נתונים רבות דורשות את היכולת לדגום בו-זמנית אותות מבוא אנלוגיים על-פני ממירים אנלוגי-לדיגיטלי (Analog to Digital Converters – ). יש לאחר מכן לעבד את הנתונים הדגומים תוך ציפייה של סנכרון על-פני מבואות אלה כאשר לכל אחד מהם יש הכמיסות השונה שלו. היה זה אתגר הסטורי קשה עבור מתכנני מערכות לענות ל-LVDS ול-ADCs בעלי מוצא מקבילי.
JESD204B מספק מסגרת עבודה כדי לשלוח נתונים טוריים מהירים על-פני אחד או יותר מזוגות אותות דיפרנציאליים, כגון המוצא של ADC. קיימת סכימה מובנית בממשק כדי להשיג כוונון גס על-פני הנתיבים בתוך המפרט של ה-JESD204B. הנתונים מחולקים לתוך מסגרות עם גבולות הנשלחים ברציפות למקלט. לממשק JESD204B תת-קבוצה 1 יש אמצעים לכוונון נתונים עד לרמת הדגימה על-פני קשרי נתיבים טוריים מרובים או ADCs מרובים על-ידי שימוש באות אירוע ייחוס מערכת (system reference event signal -) לשם סנכרון שעוני מסגרת פנימיים הן במשדר והן במקלט. דבר זה גורם לכמיסות דטרמיניסטית עבור התקנים המשתמשים בקשר של JESD294B. אולם, קיימים עדיין אתגרים רבים שמתכנן המערכת צריך להתגבר עליהם כדי להשיג סגירת תזמון מלאה לשם סנכרון הדגימה, כגון שיקולי עריכת הכרטיס, השעון התואם והפקת SYSREF כדי למלא אחר התזמון, המחזוריות של ה-SYSREF והשהיות FIFO דיגיטליות.
על המתכנן להחליט כיצד ייווצרו ויחולקו בתוך המערכת שעון ההתקן ואות ה-SYSREF. באופן אידיאלי, שעון ההתקן וה-SYSREF צריכים להיות באותה רמת נענוע (swing level) וקיזוז כדי למנוע היסט (skew) אינהרנטי בפין המבוא של הרכיב. יהיה צורך לקבוע את קצב העדכון של אירוע ה-SYSREF או כאירוע בודד בהתנעה או כאות חוזר על עצמו שעשוי להופיע בכל עת שדרוש סנכרון. אם לוקחים בחשבון את שיפוע האות של השעון וה-SYSREF, דרושה עריכת כרטיס זהירה כדי לענות לתזמון ההתקנה וההחזקה בכרטיסים, מחברים, לוחות-אם ורכיבים שונים. לבסוף, תכנון FIFO דיגיטלי והאותות החוצים לאורך אזורי שעון מרובים יוצרים היסט חוצץ דיגיטלי אינהרנטי בתוך המשדרים והמקלטים של JESD204B שיש להתחשב בו ולבטלו בעיבוד נתונים בתוכנית הרקע.
יצירת שעון מערכת יכולה לנבוע ממקורות שונים כגון גבישים, VCOs ושבבים של יצירת שעון או חלוקת שעון. בעוד ביצועי המערכת המסוימים יכתיבו את צורכי השעון, השעון המשתמש ב-ADCs סינכרוניים מרובים צריך להיות מסוגל ליצור אות SYSREF שהוא סינכרוני למקור של שעון המבוא. דבר זה הופך את בחירת מקור השעון לשיקול חשוב כדי להיות מסוגלים לנעול אירוע ייחוס המערכת הזה עם גבול של שעון ידוע בנקודה מסוימת בזמן. אם אות ה-SYSREF והשעון אינם נעולים במופע, דבר זה לא ניתן לביצוע.
אפשר להשתמש ב-FPGA כדי לספק אירוע SYSREF למערכת. אולם, אם הוא לא משתמש ומסתנכרן אל שעון הדגימה הראשי שנשלח אל ה-ADCs, יהיה קשה לכוונן את מופע אות ה-SYSREF מה-FPGA אל השעון. גישה אחרת היא לספק את אות ה-SYSREF משבב יצירת השעון או חלוקת השעון המסוגל לכוון אות זה לשעונים המרובים הנשלחים בתוך המערכת. בשימוש בשיטה זו, אירוע ה-SYSREF יכול להיות אירוע מתקף-יחיד בהתחלה, או אות חוזר על-פי דרישות המערכת.
כל עוד הכמיסות הדטרמיניסטית נשארת קבועה בתוך המערכת לאורך ה-ADCs וה-FPGAs, פולסי SYSREF נוספים לא יהיו נחוצים מלבד הסיוע למסגור נתוני מערכת מסוימים. לכן, ניתן להתעלם מפולס SYSREF מחזורי לצורכי כוונון השעון או לסנן אותו עד הרגע שהסנכרון נאבד. ניתן לחילופין לשמור על דגימת סמן (marker) של הופעת ה-SYSREF מבלי לאפס מחדש את קישור ה-JESD204B.
כדי להתניע נקודת התחלה דטרמיניסטית ידועה עבור ערוצי ה-ADC, מהנדס המערכת צריך להיות מסוגל לערוך תזמון עבור אות אירוע ה-SYSREF המחולק לאורך המערכת. זה אומר שיש לענות לזמן ההתחלה וההחזקה הצפוי ביחס לשעון ללא חריגה. ניתן להשתמש בפולס SYSREF ארוך יחסית המחלק מחזורי שעון מרובים כדי לענות לדרישות זמן ההחזקה, כל עוד אפשר לענות לזמן ההתחלה לשעון הדרוש הראשון. תשומת-לב רבה למערך הכרטיס היא קריטית במאמץ זה כדי לשמור על אורכי עקבה תואמים עבור השעונים וה-SYSREF בתוך המערכת עבור היסט מזערי. זה עשוי להיות החלק הקשה ביותר של השגת עיבוד דגימה סינכרוני לאורך הערוצים. המאמץ יהיה רק יותר מאתגר בשעה שקצבי שעון הקידוד של ה-ADC עולים ומערכות מרובות-כרטיסים הופכות למורכבות יותר.
מהנדס המערכת צריך להכיר בצורה דטרמיניסטית את היסט ה-SYSREF אל כרטיס השעון עבור כל התקן. יש לאפס בצורה יעילה את כל ההשהיות בין-ההתקנים הדיגיטליות ושל היסט השעון ב-FPGA או ASIC. עיבוד תכנית הרקע יכול לשנות את סדר הדגימה לאורך ה-ADCs ולהכניס כוונון-מחדש כנדרש כדי להכין את הנתונים לקראת עיבוד מסונכרן נוסף. תיקון עבור שיפוע דגימה בין-התקנים ניתן להשיג על-ידי השהיית דגימות הנתונים וכמיסות המשדר המהירות ביותר כדי להתאים לדגימות הנתונים האיטיות ביותר ב-FPGA או ה-ASIC בתכנית הרקע. לגבי מערכות מורכבות, דבר זה עשוי לחייב FPGAs או ASICs רבים כאשר על כל אחד מהם למסור את כמיסות הדגימה בין-ההתקנים הכוללת לקראת הכוונון הסופי. על-ידי הכנסת השהיות-חוצץ גמישות מתאימות במקלט(י) ה-JESD204B כדי להתאים לכל השהיית כמיסות משדר ספציפית, ניתן לכוונן את היסטי הדגימות בין ההתקנים תוך דטרמיניזם ידוע לעבר המערכת.
ה-AD9250 הוא ADC כפול 14 – ביט 250MSPS של Analog Devices התומך בממשק ה-JESD204B במימוש תת-קבוצה 1. תת-קבוצה זו מאפשרת סנכרון דגימות אנלוגי לעבר ADCs תוך שימוש באות האירוע SYSREF. ה-AD9525 הוא מחולל שעון בעל ריצוד נמוך אשר לא רק מספק 7 מוצאי שעון עד 3.1 גיגה-הרץ, אלא גם מסוגל לסנכרן אות מוצא SYSREF על-פי תצורת המשתמש. שני מוצרים אלה, בשילוב עם מבחר מוצרי חוצצי fan-out (מספר הכניסות המוזנות מאותו מוצא) של Analog Devices, מספק את המסגרת לסנכרון מדויק וכוונון נתוני ADC מרובים שנשלחו ל-FPGA או ASIC לצורכי עיבוד.
Ian Beavers הוא מהנדס יישומים בקבוצת הממירים המהירים של .Analog Devices Inc
(). עובד בחברה מאז 1999. ל-Ian מעל 15 שנות ניסיון בתעשיית המוליכים למחצה. הוא קיבל תואר בוגר בהנדסת
חשמל מ-North Carolina State University ב-Greensboro. למידע נוסף בקרו באתר החברה.
