קיר חיצוני, מהפכה פנימית imec חושפת את Outer Wall Forksheet – הגשר החכם לעידן ה- CFET

בתעשיית השבבים אין רגע של מנוחה. כל דור חדש של טרנזיסטורים דורש קפיצה לא רק בגודל, אלא גם בגישה – כזו שמצליחה להתמודד עם אתגרי הסקלציה ההולכים ומחריפים.
בימים אלה, כשהיצרנים כבר מתקדמים לייצור בקווי 2 ננומטר, מתברר שמה שעד לא מזמן נחשב לקצה גבול היכולת – כבר לא מספיק.

אל תוך המציאות הזו נכנסת imec מכון המחקר הבלגי שמזוהה יותר מכל עם החדשנות בחזית טכנולוגיית הלוגיקה. בכנס VLSI Symposium האחרון, חשפה imec את ארכיטקטורת Outer Wall Forksheet – חידוש מבני שנועד לגשר בין הטרנזיסטורים מסוג nanosheet של ימינו, לבין הדור הבא – CFET – שצפוי לשנות את כללי המשחק בעשור הקרוב.

כשהטרנזיסטורים נערמים: איך נראית האבולוציה של לוגיקת השבבים

בעשור האחרון, תעשיית השבבים עברה מארכיטקטורת FinFET – שבה הטרנזיסטור בנוי כצלע סיליקון בולטת – לטכנולוגיית Gate-All-Around (GAA) nanosheet.
כאן מדובר בשכבות סיליקון דקות שעטופות מכל צדדיהן בשער (gate), מה שמספק שליטה חשמלית טובה יותר ומאפשר צפיפות גבוהה יותר של טרנזיסטורים.

תמונה 1: הדמיה מיקרוסקופית (TEM) של מבנה טרנזיסטורים בטכנולוגיית GAA) Gate-All-Around) מסוג nanosheet קרדיט: imec

אלא שגם ,nanosheet מתקדמת ככל שתהיה, מתחילה להגיע למגבלות. כדי להמשיך לשפר ביצועים ולצמצם גודל, הולכת וגוברת ההתעניינות ב־CFET – מבנה שבו הטרנזיסטורים מסוג n ו-p מונחים זה על גבי זה, במקום זה לצד זה.
המבנה הזה מאפשר חיסכון במקום, אך דורש תיאום הנדסי עדין בין השכבות, הפרדה טרמית ופתרונות חיבורים מורכבים – מה שהופך את המימוש שלו למאתגר.

Forksheet : שלב ביניים עם פוטנציאל עצום

כבר ב־2017 הציעה imec פתרון ביניים בשם Forksheet – שבו מוצב קיר דיאלקטרי דק (inner wall)  בין טרנזיסטורי n ו-p בתוך אותו תא לוגיקה. הרעיון: להקטין את המרווח ביניהם וכך לחסוך ברוחב תא.

וזה הצליח – לפחות תאורטית. הארכיטקטורה הזו איפשרה לצמצם את הרוחב בעד 20% ביחס ל־nanosheet רגיל, מבלי להגדיל את הגובה.

אלא שביישום המעשי הופיעו בעיות:

• הקיר הפנימי היה דק מאוד (8–10 נ״מ), מה שהפך אותו לרגיש לשגיאות ייצור.
• נדרשו חיתוכים מורכבים של השערים (gate cuts) לצורך חיבור, שפגעו באחידות.
• ה-gate עטף את הטרנזיסטור בצורה חלקית בלבד (tri-wrap) ולא מכל צדדיו (full wrap), מה שפגע בשליטה החשמלית.

תמונה 2 – הדמיה מיקרוסקופית (TEM) של טרנזיסטורים בארכיטקטורת Forksheet עם קיר פנימי (Inner Wall) ניתן לראות את הקיר הדיאלקטרי הדק המפריד בין טרנזיסטורי nMOS ו-pMOS – אתגר משמעותי לדיוק בייצור

Outer Wall Forksheet  : כשההנדסה פוגשת את המציאות

הפתרון החדש של imec – Outer Wall Forksheet – מבוסס על אותם עקרונות, אבל עם שינוי קריטי: הקיר הדיאלקטרי ממוקם מחוץ לתא, בין תאים סמוכים, ולא בתוכו.
כך ניתן לבנות אותו בעובי כפול (כ־15 נ״מ), בשלב מאוחר בתהליך (גישה הקרויה “wall-last”), מה שמקל מאוד על הייצור.

שיפורים בולטים:

• אין צורך לעבור עם חיבורי השער מעל הקיר – מה שמפשט את תהליך החיבור.
• ה-gate יכול לעטוף את הטרנזיסטור בצורת  Ω-gate (שער בצורת אומגה), ולא רק בשלושה צדדים – לשיפור השליטה בזרם.
• ניתן למתוח את הערוץ (channel strain) באמצעות epitaxy של חומרים כמו גרמניום, ולשפר את ביצועי טרנזיסטור pMOS בכ־25%.

כל זה – בגובה תא של 90 נ״מ בלבד, לעומת 115 נ״מ בארכיטקטורת nanosheet.
והתוצאה? הקטנה של שטח SRAM בכ־22% – הישג משמעותי בכל מערכת שבה גודל וזיכרון הם קריטיים.

תמונה 3 – מפת הדרכים של imec לטכנולוגיות לוגיקה הגרף מציג כיצד ממשיכים את עידן ה־nanosheet  באמצעות forksheet  עד A10 לפני המעבר ל־CFET  בצמתי A7 ומעלה (VLSI 2025)

בין טרנזיסטור לעתיד: לאן הולכת הארכיטקטורה החדשה?

על פי מפת הדרכים של imec – טרנזיסטורי CFET – שבהם רכיבי n ו־ p מוערמים אחד מעל השני – צפויים להתאים לייצור המוני רק בצומת A7 ומעלה, בשל מורכבות אינטגרציה גבוהה במיוחד. לכן, כדי להמשיך את מגמת המזעור והביצועים גם בצמתי A10 ו-A9, נדרש פתרון ביניים – וזה בדיוק המקום שבו נכנס forksheet לתמונה. טכנולוגיית forksheet, ובעיקר גרסת ה־Outer Wall  מאפשרת לדחוס עוד דור או שניים מתוך משפחת ה־GAA, בלי לקפוץ מוקדם מדי ל־CFET.

Outer Wall Forksheet  אינו רק שיפור זמני – הוא מתוכנן להיכנס כבר ב-node של A10 (שלב ייצור מהדור הבא, לפי מידול צפיפות ולא גודל פיזי .(מדובר ב־פתרון גישור (“bridging solution”)  בין nanosheet ל-CFET, שמאפשר לשמר קצב התקדמות בתעשייה גם בלי לקפוץ מיידית לשכבות אנכיות. imec אף רומזת על אפשרות לשלב את Outer Wall Forksheet  בתוך ארכיטקטורת CFET עצמה – כך שזו תוכל ליהנות מחיבור פשוט, שליטה טובה יותר, וניצול מתחים מבניים בערוץ ההובלה.

ומה לגבי השוק?

ענקיות השבבים – אינטל, סמסונג, TSMC – אינן ממהרות לאמץ טכנולוגיות שאינן יציבות. Forksheet  במתכונתו החדשה מציע להן נקודת איזון:
אפשרות לשפר ביצועים־הספק־שטח (PPA: Performance–Power–Area) בלי כניסה מיידית לאתגרי CFET.

העובדה שהקיר ממוקם בשלב מאוחר, ובחוץ – מאפשרת אינטגרציה נוחה יותר עם תהליכים קיימים ומפחיתה את הסיכון הכלכלי.

סיכום – בין הדורות, בלי לעצור

המהלך שמובילה imec עם Outer Wall Forksheet מוכיח עד כמה חשיבה הנדסית חדשנית יכולה למלא את הפער בין חזון ליכולת.
זהו שלב ביניים חכם, אפקטיבי, ועם יישום מעשי כבר בטווח של הדור הבא – אך גם יותר מכך: ב־ imec כבר בוחנים כיצד ניתן לשלב את הארכיטקטורה הזו בתוך מבנה CFET עתידי, כך שהיא לא תשמש רק כגשר זמני – אלא כאבן יסוד בארכיטקטורת הלוגיקה של העשור הבא.

סימולציות טבעות תהודה מצביעות על כך שכאשר ניתן לממש מתיחה מלאה בערוץ ההובלה, Outer Wall Forksheet מצליח לשמור ואף להתעלות על ביצועי הדורות הקודמים – עם חיסכון משמעותי בשטח, בזרם דלף ובצריכת הספק.

כמו תמיד, תעשיית השבבים נעה קדימה דרך אבני דרך קטנות, מדויקות ונועזות – ו־Outer  Wall Forksheet  נראה כרגע כאחת מהן.

מבוסס על פרסום רשמי של imec, יוני 2025:
“Outer Wall Forksheet bridges nanosheet and CFET device architectures for logic technology”